Unverzichtbarer Reset für Intel® Stratix® 10 & Intel Agilex™ Geräte

Table of Contents

1. Einleitung
2. Hintergrundinformationen zu Intel Stratix 10 und Intel Agilex
3. Konfiguration der FPGA-Geräte
4. Probleme mit dem Design während der Konfiguration
5. Einführung in den Reset Release Intel FPGA-IP
6. Vorteile der Implementierung des Reset Release Intel FPGA-IP
7. Verwendung von Reset Release IP in Designs mit PLLs
8. Richtiges Setzen der Anfangszustände von Registern
9. Empfohlene Designpraktiken für die Verwendung des Reset Network
10. Anleitung zur Instantiierung des Reset Release Intel FPGA-IP
11. Zusammenfassung

Einleitung

In diesem Videobeitrag geht es um eine wichtige IP namens "Reset Release Intel FPGA-IP" und warum es unerlässlich ist, sie in allen Intel Stratix 10 und Intel Agilex Designs zu implementieren. In diesem Artikel werden wir die verschiedenen Aspekte dieser IP behandeln und erläutern, wie sie Ihre FPGA-Designs verbessern kann.

Hintergrundinformationen zu Intel Stratix 10 und Intel Agilex

Zuerst möchten wir Ihnen eine kurze Einführung in die Konfiguration der Intel Stratix 10 und Intel Agilex FPGAs geben. Diese FPGAs werden über den Secure Device Manager (SDM) konfiguriert, der einen sicheren und authentifizierten Konfigurationsschema bietet. Jeder Sektor des FPGAs wird von einem eigenen Mikroprozessor unterstützt, der zur Konfiguration des entsprechenden Sektors beiträgt. Die Konfiguration der Sektoren erfolgt in einer pseudo-seriellen Reihenfolge, wodurch verschiedene Bereiche der Sektoren den Benutzermodus betreten, bevor der gesamte Sektor vollständig konfiguriert ist.

Konfiguration der FPGA-Geräte

Während des Konfigurationsprozesses kann es zu Problemen mit dem Design kommen, da der beabsichtigte Anfangszustand des Designs mehr oder weniger ein Übergangszustand wird. Dies kann dazu führen, dass Teile des Designs vor dem vollständigen Abschluss der Konfiguration aktiviert werden. Wenn Sie beispielsweise eine Zustandsmaschine verwenden, um den korrekten Betrieb von Zustandsmaschinen zu gewährleisten, muss Ihre Reset-Logik das FPGA-Fabric inaktiv halten, bis das gesamte Fabric den Benutzermodus erreicht. Ohne einen angemessenen Reset beginnt die Zustandsmaschine zu arbeiten, wenn ein Teil des Geräts in der Nähe der Logik aktiv ist, die in der Zustandsmaschine enthalten ist. Das führt dazu, dass der Registerzustand in dem eingefrorenen Abschnitt verbleibt und nicht auf den Taktimpuls reagiert.

Einführung in den Reset Release Intel FPGA-IP

Um dieses Problem zu lösen und sicherzustellen, dass das gesamte Fabric den Benutzermodus erreicht, kann das Reset Release Intel FPGA-IP verwendet werden. Diese IP hält den Schaltkreis inaktiv, bis das gesamte Fabric den Benutzermodus erreicht hat. Designs mit PLLs nutzen häufig das PLL-Lock-Signal, um die benutzerdefinierte FPGA-Logik inaktiv zu halten, bis das PLL gesperrt ist. In den neueren Intel-Gerätefamilien kann die Einschaltzeit der PLLs kürzer sein als die Konfigurationszeit. Daher wird empfohlen, das PLL-Reset-Eingangssignal mit einem "Init Done"-Signal von der Reset Release IP zu ordnen, um sicherzustellen, dass das Design zurückgesetzt wird, wenn das PLL erneut gesperrt werden muss.

Vorteile der Implementierung des Reset Release Intel FPGA-IP

Die Implementierung des Reset Release Intel FPGA-IP bietet mehrere Vorteile. Erstens gewährleistet sie, dass das gesamte Fabric den Benutzermodus erreicht, bevor das Design den Betrieb aufnimmt. Dadurch wird sichergestellt, dass das Design von Anfang an in einem stabilen Zustand arbeitet. Zweitens ermöglicht es die korrekte Initialisierung von Registern durch den Einsatz des Reset-Netzwerks. Indem Sie sich auf die x-Propagation von nicht initialisierten Signalen verlassen, können Sie sicherstellen, dass das Reset-Netzwerk ordnungsgemäß funktioniert.

Verwendung von Reset Release IP in Designs mit PLLs

Wenn Sie Designs mit PLLs erstellen, ist es wichtig, das PLL-Reset-Eingangssignal mit einem "Init Done"-Signal von der Reset Release IP zu ordnen. Dadurch wird sichergestellt, dass das Design zurückgesetzt wird, sobald das PLL erneut gesperrt werden muss. Eine alternative Möglichkeit besteht darin, das PLL-Lock-Ausgangssignal mit dem "Init Done"-Signal von der Reset Release IP zu verbinden, um das Design zurückzusetzen, wenn das PLL gesperrt ist oder wenn der Benutzer das Design zurücksetzen möchte.

Richtiges Setzen der Anfangszustände von Registern

Die Software-Tools weisen den Registern standardmäßig den Wert Null als ihren Anfangszustand zu. Es wird jedoch empfohlen, sich bei den Intel Stratix 10 und Intel Agilex-Geräten nicht auf die Anfangszustände der Register zu verlassen und stattdessen auf das Reset-Netzwerk für den gewünschten Anfangszustand zu vertrauen. Bei der Simulation des Designs sollten Sie die x-Propagation von nicht initialisierten Signalen aktivieren, um sicherzustellen, dass das Reset-Netzwerk ordnungsgemäß funktioniert. Um die Power-Up-Initialisierung zu deaktivieren, können Sie die entsprechende Option in der Intel Quartus Prime Pro Software auswählen.

Empfohlene Designpraktiken für die Verwendung des Reset Network

Es gibt einige bewährte Designpraktiken, die Sie beachten sollten, wenn Sie das Reset Network verwenden. Es wird empfohlen, sich auf die x-Propagation von nicht initialisierten Signalen zu verlassen und sicherzustellen, dass das Reset-Netzwerk ordnungsgemäß funktioniert. Dies kann durch eine sorgfältige Überprüfung und Simulation des Designs erreicht werden. Außerdem sollten Sie das Power-Up-Initialisierungssignal deaktivieren, um unerwünschte Initialisierungen zu vermeiden.

Anleitung zur Instantiierung des Reset Release Intel FPGA-IP

Die Instantiierung des Reset Release Intel FPGA-IP ist relativ einfach. Sie müssen zunächst die IP im IP-Katalog finden und den Instantiierungsvorgang gemäß Ihren Anforderungen durchführen. Es stehen verschiedene Beispiele für die Instantiierung des Reset Release IP zur Verfügung, sowohl in VHDL als auch in Verilog. Zusätzlich zur Instantiierung des Reset Release IP können Sie auch das PLL-Modul einbinden, um eine stabilere PLL-Funktionalität zu erhalten.

Zusammenfassung

In diesem Artikel haben wir die Vorteile der Implementierung des Reset Release Intel FPGA-IP in Intel Stratix 10 und Intel Agilex Designs diskutiert. Durch die Verwendung dieser IP können Sie sicherstellen, dass Ihr Design den Benutzermodus erst betritt, wenn das gesamte Fabric vollständig konfiguriert ist. Außerdem haben wir über die richtige Initialisierung von Registern und bewährte Designpraktiken gesprochen, um das Reset-Netzwerk effektiv zu nutzen. Die Instantiierung des Reset Release Intel FPGA-IP ist einfach und kann zu einer verbesserten Funktionalität Ihres FPGA-Designs führen.

【Highlights】

• Vorteile der Implementierung des Reset Release Intel FPGA-IP
• Verwendung von Reset Release IP in Designs mit PLLs
• Richtiges Setzen der Anfangszustände von Registern
• Empfohlene Designpraktiken für die Verwendung des Reset Network
• Anleitung zur Instantiierung des Reset Release Intel FPGA-IP

【FAQ】 Q: Wozu dient das Reset Release Intel FPGA-IP? A: Das Reset Release Intel FPGA-IP wird verwendet, um sicherzustellen, dass das gesamte FPGA-Design den korrekten Anfangszustand erreicht, bevor es den Betrieb aufnimmt.

Q: Kann das Reset Release Intel FPGA-IP auch in Designs mit PLLs verwendet werden? A: Ja, das Reset Release Intel FPGA-IP kann auch in Designs mit PLLs eingesetzt werden, um sicherzustellen, dass das Design nach dem Locken des PLLs den korrekten Anfangszustand beibehält.

Q: Warum ist es wichtig, die Anfangszustände von Registern richtig zu setzen? A: Durch das richtige Setzen der Anfangszustände von Registern können unerwünschte Zustände im Design vermieden werden, insbesondere während des Konfigurationsprozesses.

Q: Gibt es bewährte Designpraktiken für die Verwendung des Reset Network? A: Ja, es wird empfohlen, sich auf die x-Propagation von nicht initialisierten Signalen zu verlassen und das Power-Up-Initialisierungssignal zu deaktivieren, um eine korrekte Funktionalität des Reset-Netzwerks sicherzustellen.